CPLD, 980 макросів, 116 вводів/виводів, 10 нс, LQFP144

Die MAX ® II-Family von sofort einsatzfähigen, nichtflüchtigen CPLDs basiert auf einem 0,18-µm, 6-Layer-Metal-Flash-Prozess, mit Dichten von 240 bis 2.210 Logikelementen (LEs) (128 bis 2.210) äquivalente Makrozellen) und nichtflüchtiger Speicherung von 8 Kbits. MAX II-Bausteine bieten im Vergleich zu anderen CPLD-Architekturen eine hohe I/O-Anzahl, schnelle Leistung und zuverlässige Anpassung. Mit dem MultiVolt-Kern, einem UFM-Block (User Flash Memory) und einer verbesserten In-System-Programmierbarkeit (ISP) sind die MAX II-Bausteine darauf ausgelegt, Kosten und Stromverbrauch zu senken und gleichzeitig programmierbare Lösungen für Anwendungen wie Bus-Bridging, I/O-Erweiterung, Power-On-Reset (POR) und Sequenzsteuerung sowie Baustein configurationssteuerung zu bieten.

Основні характеристики

• Kostengünstiger CPLD mit geringem Stromverbrauch
• Sofort einschaltbare, nicht flüchtige Architektur
• Standby-Strom so niedrig wie 25 µA
• Bietet eine schnelle Ausbreitungsverzögerung und Takt-zu-Ausgabe-Zeiten
• Bietet vier globale Takte mit zwei verfügbaren Takten pro Logik-Array-Block (LAB)
• UFM-Block mit bis zu 8 Kbits für nichtflüchtige Speicherung
• MultiVolt-Kern ermöglicht externe Versorgungsspannungen für den Baustein von entweder
• 3,3 В/2,5 В або 1,8 В
• MultiVolt-E/A-Schnittstelle, die 3,3-V-, 2,5-V-, 1,8-V- und 1,5-V-Logikpegel unterstützt
• Bus-freundliche Architektur mit programmierbarer Slew-Rate, Treiberstärke,
• Bus-Hold und programmierbare Pull-up-Widerstände
• Schmitt-Trigger ermöglichen rauscharme Eingänge (pro Pin programmierbar)
• E/As sind vollständig konform mit den Anforderungen der Peripheral Component Interconnect Special
• Специфікація локальної шини PCI від Interest Group (PCI SIG), версія 2.2 для 3,3-V
• Працює на частоті 66 МГц
• Підтримка гарячого розеткового монтажу
• Eingebaute Joint Test Action Group (JTAG) Boundary-Scan-Test (BST)-Schaltung
• відповідає IEEE Std. 1149.1-1990
• ISP-Schaltung gemäß IEEE Std. 1532 рік